`timescale 1ns/1ps

module CPU_FIB (
    input clk,         // 时钟信号
    input reset,        // 复位信号
    input [3:0] switch,     // 开关输入，由外部输入。
    output [6:0] seg_led,
    output [5:0] seg_sel
);

    wire [31:0] result;

    // 实例化待测试的CPU模块
    CPU cpu_inst (
        .clk(clk),
        .reset(reset),
        .switch(switch),
        .result(result)
    );

    // 实例化数码管显示模块
    SegDisplay seg_display_inst (
        .clk(clk),
        .value(result),
        .seg_led(seg_led),
        .seg_sel(seg_sel)
    );

endmodule